[핵심] 반도체 회로 설계 실무 교육(II) 운영에 따른 신청 안내

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[ 공과대학 - 전자공학과 ] [핵심] 반도체 회로 설계 실무 교육(II) 운영에 따른 신청 안내

· 작성자 : 전자공학과 ·작성일 : 2024-07-30 11:23:06 ·조회수 : 1,089

제주특별자치도 핵심역량강화지원사업으로 "반도체 회로 설계 실무 교육(II)" 프로그램을 아래와 같이 진행합니다.

교육내용: Verilog 기반 반도체 회로 설계 이론 및 실습

교육일시: 8월 7일~8일 오후 2시-6시

장소: 공과대학 3호관 C428

대상: 전자공학과 학부 및 대학원생 10명 내외

신청문의: 064-754-8336 (담당: 강숙인)

일자	시 간	활 동 내 용	비고
8월 7일 (수)	14:00~18:00 (4시간)	Verilog 및 Serial– to-Parallel Interface (SPI) 기초 이론
8월 7일 (수)	14:00~18:00 (4시간)	Verilog 기반 SPI 설계 실습
8월 8일 (목)	14:00~18:00 (4시간)	Verilog 기반 SPI의 virtuoso 검증 이론
8월 8일 (목)	14:00~18:00 (4시간)	Verilog 기반 SPI의 virtuoso 검증 실습

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전자공학과